Вчені та інженери у сфері напівпровідникових технологій стикаються з новими викликами, оскільки розмір транзисторів продовжує зменшуватися. Згідно з останніми дослідженнями, чіпи з транзисторами меншими за 1 нанометр можуть стати реальністю не раніше ніж у 2034 році. Це пов’язано зі складністю виготовлення таких елементів і фізичними обмеженнями сучасних матеріалів. На сьогоднішній день виробники вже досягли значного прогресу в мініатюризації компонентів —
Техпроцеси класу менше 1 нм з’являться не раніше 2034, випливає з нової дорожньої карти IMEC. Дослідницький центр описав розвиток логічних чіпів на період з 2020-х до 2040-х років і показав, що закон Мура продовжує діяти, але вже набагато повільніше, ніж раніше.
Найближчими роками індустрія розвиватиме наношарові транзистори Gate-All-Around. Першим важливим етапом стане 2-нм техпроцес N2, після якого очікуються вузли ангстремного класу на кшталт A14 і A10. У цьому дорожня карта вказує не так на терміни виходу готових продуктів, але в орієнтири завершення розробки технологій.
Перехід до суб-1-нм техпроцесів намічено приблизно на 2034 рік. Ключовою архітектурою цього етапу стануть CFET-транзистори, де p- та n-канальні структури розміщуються вертикально одна над одною. Першим таким вузлом називається A7, або 0,7 нм , потім до 2036 очікується A5, а до 2040 – A3.
У 2040-х роках галузь може перейти до 2D FET-транзисторів на нових матеріалах. За прогнозом IMEC, близько 2043 року вони ляжуть в основу вузла A2, що відповідає 0,2 нм, а до 2046 року можливі технології рівня менше 0,2 нм. Однак ці терміни залишаються дослідницькими та можуть змінитися.
Для подальшого прогресу лише нових транзисторів буде недостатньо. IMEC також вказує на важливість 2,5D- та 3D-упаковки, чіплетів, нових матеріалів для міжз’єднань, інтегрованих регуляторів напруги та більш ефективних схем живлення. Саме поєднання цих рішень має підтримати розвиток ШІ-прискорювачів, HPC-систем та майбутніх поколінь процесорів.